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    • 专利摘要:
    本發明提出用以感測儲存於一記憶體胞元陣列的多個記憶體胞元中的資料之一差動感測放大器，其包含：一第一CMOS反相器，其具有連接到一第一位元線(BL)的一輸出和連接到與該第一位元線互補之一第二位元線(/BL)的一輸入，一第二CMOS反相器，其具有連接到該第二位元線(/BL)的一輸出和連接到該第一位元線(BL)的一輸入，每個CMOS反相器包含一拉升電晶體(M21、M22)和一下拉電晶體(M31、M32)，該感測放大器具有配置成分別耦接至該等第一和第二位元線(BL、/BL)之一對預充電電晶體，以便將該等第一和第二位元線(BL、/BL)預充電至一預充電電壓，其中該等預充電電晶體係由該等拉升電晶體(M21、M22)或由該等下拉電晶體(M31、M32)構成。
    公开号:TW201301293A
    申请号:TW101113002
    申请日:2012-04-12
    公开日:2013-01-01
    发明作者:Richard Ferrant；Roland Thewes
    申请人:Soitec Silicon On Insulator；
    IPC主号:H03F3-00
    专利说明:
    不具專用預充電電晶體之差動感測放大器 發明領域
    本發明係大體上關於半導體記憶體，且更特別地關於用以感測儲存於一記憶體胞元陣列的多個記憶體胞元中之資料之一感測放大器。 發明背景
    半導體記憶體係用於電腦、伺服器、諸如行動電話等的手持式裝置、印表機和許多進一步的電子裝置及應用。一半導體記憶體包含在一記憶體陣列中的多個記憶體胞元，每個記憶體胞元儲存至少一位元的資訊。動態隨機存取記憶體(DRAM)係此種半導體記憶體之一範例。本發明係較佳地以DRAM具體實施。於是，接下來的敘述係參照一DRAM為之而作為一非限制性範例。
    一感測放大器係用來經由一線，即所謂的位元線，來定址(address)多個記憶體胞元。傳統的感測放大器係更特定地為以一位元線和用來當作是一參考線之一互補位元線來操作之一差動放大器，以檢測和放大該對位元線上的電壓中之差異。
    如第1圖所繪示地，一傳統感測放大器電路包含以大塊矽技術所製造之十一個電晶體T21、T22、T31、T32、T10、T40、T50、T61、T62、T72、T71。
    一感測放大器係被用於感測及回寫儲存於記憶體胞元的資料，以及讀取該資料並寫入新資料至該等胞元中。一記憶體胞元C係由控制一胞元存取電晶體Mc的閘極之一字元線WL來定址，該胞元存取電晶體Mc係使該胞元C連接到一位元線BL。為了簡明的理由，在該感測放大器的左手邊的胞元陣列僅顯示一條字元線WL和一個記憶體胞元C。
    一個傳統的感測放大器通常包含：- 一第一CMOS反相器，其具有連接到該位元線BL的一輸出和連接到互補位元線/BL的一輸入，- 一第二CMOS反相器，其具有連接到該互補位元線/BL的一輸出和連接到該位元線BL的一輸入，每個CMOS反相器包含：- 一拉升電晶體T21、T22，其具有一汲極和一源極，以及- 一下拉電晶體T31、T32，其具有一汲極和一源極，每個CMOS反相器的該拉升電晶體T21、T22和該下拉電晶體T31、T32具有一共用汲極。
    該等下拉電晶體T31、T32之該等源極係連接到一腳位開關電晶體T40，其本身連接到提供通常表示為接地GND的一低電壓位準VBLL之一低供應電壓VLsupply之一下拉電壓源，並且由一腳位開關控制信號ΦNSW控制。該低供應電壓VLsupply之接地位準係被用作為針對在該感測放大器中其他電壓位準的一基準。在由第1圖所例釋的電路中，該腳位開關電晶體T40係一N-MOS電晶體。當該腳位開關控制信號ΦNSW為高位準時，則該腳位開關電晶體T40係導通，且該接地電壓係被傳導到該等下拉電晶體T31、T32的共用源極點。當該腳位開關控制信號ΦNSW為低位準時，則該腳位開關電晶體T40係被阻礙，且該等下拉電晶體T31、T32的共用源極點不會被下拉。
    該等拉升電晶體T21、T22的源極係連接到一頭位開關電晶體T10，其本身連接到提供通常處於諸如VDD的一高電壓位準VBLH之一高供應電壓VHsupply之一拉升電壓源，並且由一頭位開關控制信號ΦPSW控制。在由第1圖所例釋的電路中，該頭位開關電晶體T10係一P-MOS電晶體。當該頭位開關控制信號ΦPSW為低位準時，則該頭位開關電晶體T10係被導通，且該高供應電壓VHsupply係被傳導到該等拉升電晶體T21、T22的該等源極。當該控制信號ΦPSW為高位準時，則該頭位開關電晶體T10係被阻礙，且該等拉升電晶體T21、T22的共用源極點不會被拉升，意即，該等拉升電晶體T21、T22的該共用源極點的電壓是浮動的。
    當頭位和腳位開關電晶體T10和T40兩者都截止時，即，該頭位開關控制信號ΦPSW為高位準且該腳位開關控制信號ΦNSW為低位準時，則該感測放大器中的所有節點都是浮動的。
    該感測放大器進一步包含一對專用預充電電晶體T61、T62，其等各別地耦接到該位元線BL和該互補位元線/BL，並且被配置來將該等位元線BL、/BL預充電至一預充電電壓VPCH，通常為該高供應電壓VHsupply和該低供應電壓VLsupply之間的平均值。此平均值通常為該高供應電壓VHsupply的高位準值的一半，即VBLH/2，蓋因該低供應電壓VLsupply的低電壓位準係被用作為針對其他電壓之一基準，即VBLL=0，以及該高供應電壓VHsupply和該低供應電壓VLsupply然後通常會分別在它們的高和低電壓位準。一預充電控制信號ΦPCH係被施加到該等預充電電晶體T61、T62之閘極。
    該感測放大器進一步包含一等化電晶體T50，其具有各別耦接到位元線BL、/BL中的一者之源極/汲極端子，且具有受一等化控制信號ΦEQL所控制之閘極。第1圖中所例釋之該電路的該等化電晶體T50係一N-MOS型電晶體。
    該感測放大器進一步包含兩個專用通閘電晶體T71、T72，其等的閘極係受一解碼控制信號YDEC所控制。該等通閘電晶體T71、T72的每一者使該等位元線BL、/BL中的一者連接到一整體位元線IO、/IO，也稱出入線(in-out line)。該等通閘電晶體T71、T72係被用來在該等位元線BL、/BL和該等整體位元線IO、/IO之間傳導資料。
    雖然感測放大器係技術上必要者，惟在一經濟的觀點上，該等感測放大器能夠被考量為該記憶體陣列的服務電路，且從而為增加整個電路的區域的負擔，並且因此也增加其製造成本。
    因此，持續努力以最小化此等感測放大器之面積耗用。 發明概要
    本發明之目標係為提出一簡化且穩健的記憶體感測放大器。為此目的，根據一第一面向，本發明提出用以感測儲存於一記憶體胞元陣列的多個記憶體胞元中的資料之一差動感測放大器，其包括：- 一第一CMOS反相器，其具有連接到一第一位元線之一輸出與連接到與該第一位元線互補的一第二位元線之一輸入；- 一第二CMOS反相器，其具有連接到該第二位元線的一輸出和連接到該第一位元線的一輸入，每個CMOS反相器包含：- 一拉升電晶體，其具有一汲極和一源極，及- 一下拉電晶體，其具有一汲極和一源極，每個CMOS反相器的該拉升電晶體和該下拉電晶體具有一共用汲極，該感測放大器具有配置成分別耦接至該等第一和第二位元線之一對預充電電晶體，以便將該等第一和第二位元線預充電至一預充電電壓，其中該等預充電電晶體係由該等拉升電晶體或由該等下拉電晶體構成。
    其他較佳者，雖然非限制性，此感測放大器之面向係如下所示：- 該等拉升電晶體和該等下拉電晶體係具有至少一第一控制閘極和一第二控制閘極之多閘電晶體，且其中：．該等拉升電晶體之該等第二控制閘極係由一拉升第二控制信號所驅動，．該等下拉電晶體之該等第二控制閘極係由一下拉第二控制信號所驅動，- 該差動感測放大器係製造於一絕緣體上半導體基體上，該絕緣體上半導體基體包含藉由一絕緣層而與一基礎基體分開之一半導體材料薄層，且其中該等第二控制閘極係為形成於該絕緣層下方之該基礎基體中的後控制閘極；或- 該等電晶體係具有獨立雙閘極之FinFET型裝置；- 該差動感測放大器進一步包含具有分別耦接到該等第一和第二位元線中的一者之一源極和一汲極之一等化電晶體；- 該等化電晶體係具有連接在一起之至少一第一控制閘極和一第二控制閘極之一多閘電晶體；- 該等化電晶體係實體上配置於該等拉升電晶體之間的一P-MOS型電晶體；- 該等下拉電晶體之該等源極係電性耦接和連接至一下拉電壓源，而在該等下拉電晶體的該等源極與該下拉電壓源之間沒有一中間電晶體，或是該等拉升電晶體之該等源極係電性耦接和連接至一拉升電壓源，而在該等拉升電晶體的該等源極與該拉升電壓源之間沒有一中間電晶體；- 該感測放大器進一步包含配置來將該等第一和第二位元線連接到一第一和第二整體位元線之一對通閘電晶體，以便分別在該等第一和第二位元線與該等第一和第二整體位元線之間傳送資料，其中該等通閘電晶體為具有連接在一起的至少一第一控制閘極和一第二控制閘極之多閘電晶體；或- 該感測放大器具有配置來將該等第一和第二位元線連接到一第一和第二整體位元線之一對通閘電晶體，以便分別在該等第一和第二位元線與該等第一和第二整體位元線之間傳送資料，其中：．該等通閘電晶體係由該等拉升電晶體構成，以及．該等下拉電晶體之該等源極係電性耦接和連接至一下拉電壓源，而在該等下拉電晶體的該等源極與該下拉電壓源之間沒有一中間電晶體；或- 該感測放大器具有配置來將該等第一和第二位元線分別連接到一第一和第二整體位元線之一對通閘電晶體，以便分別在該等第一和第二位元線與該等第一和第二整體位元線之間傳送資料，其中：．該等通閘電晶體係由該等下拉電晶體構成，以及．該等拉升電晶體之該等源極係電性耦接和連接至一拉升電壓源，而在該等拉升電晶體的該等源極與該拉升電壓源之間沒有一中間電晶體。
    根據一第二面向，本發明有關一控制方法，其用以控制根據本發明的第一面向之一差動感測放大器來執行用以預充電該等位元線、感測和寫回儲存於一記憶體胞元陣列之多個記憶體胞元中之資料的操作，其中為了改變由該差動感測放大器所執行之操作，改變該拉升第二控制信號及/或該下拉第二控制信號。
    其他較佳者，雖然非限制性，此方法之面向係如下所示：- 在一預充電操作期間，一低位準的拉升第二控制信號被施加到該等拉升電晶體之該等第二控制閘極，致使該等拉升電晶體導通，以及一低位準的下拉第二控制信號被施加到該等下拉電晶體之該等第二控制閘極，致使該等下拉電晶體不導通；或- 在一預充電操作期間，一高位準的拉升第二控制信號被施加到該等拉升電晶體之該等第二控制閘極，致使該等拉升電晶體不導通，以及一高位準的下拉第二控制信號被施加到該等下拉電晶體之該等第二控制閘極，致使該等下拉電晶體導通；- 在一感測操作期間，一高位準的下拉第二控制信號被施加到該等下拉電晶體之該等第二控制閘極，致使該等下拉電晶體導通，以及一高位準的拉升第二控制信號被施加到該等拉升電晶體之該等第二控制閘極，致使該等拉升電晶體不導通；或- 在一感測操作期間，一低位準的下拉第二控制信號被施加到該等下拉電晶體之該等第二控制閘極，致使該等下拉電晶體不導通，以及一低位準的拉升第二控制信號被施加到該等拉升電晶體之該等第二控制閘極，致使該等拉升電晶體導通；- 在一寫回操作期間，一低位準的拉升第二控制信號被施加到該等拉升電晶體之該等第二控制閘極，致使該等拉升電晶體導通，以及一高位準的下拉第二控制信號被施加到該等下拉電晶體之該等第二控制閘極，致使該等下拉電晶體導通；- 為執行讀取操作，一高位準的下拉第二控制信號被施加到該等下拉電晶體之該等第二控制閘極，以便將該等下拉電晶體轉換至空乏模式；或-為執行讀取操作，一低位準的拉升第二控制信號被施加到該等拉升電晶體之該等第二控制閘極，以便將該等拉升電晶體轉換至空乏模式。
    根據一第三面向，本發明有關一半導體記憶體，其含括包含根據本發明的第一面向之至少一差動感測放大器之一記憶體胞元陣列。 圖式簡單說明
    閱讀接下來的較佳實施例之詳細描述時，本發明的其他面向、目的與優點將會變得更為明顯，該等描述當作非限制性範例，並係參照附圖為之，其中：- 第1圖係習知技術的一感測放大器之一電路圖；- 第2a和2b圖描繪施加至該習知技術的一感測放大器或是在該習知技術的該感測放大器內產生之信號；- 第3圖係根據本發明的該第一面向之一第一實施例的一感測放大器之一電路圖；- 第4a和4b圖描繪施加至根據該第一實施例的一感測放大器或是在根據該第一實施例的該感測放大器內產生之信號；- 第5圖係根據本發明的該第一面向之一第二實施例的一感測放大器之一電路圖；- 第6a和6b圖描繪施加至根據該第二實施例的一感測放大器或是在根據該第二實施例的該感測放大器內產生之信號；- 第7圖係根據本發明的該第一面向之一第三實施例的一感測放大器之一電路圖；- 第8a和8b圖描繪施加至根據該第三實施例的一感測放大器或是在根據該第三實施例的該感測放大器內產生之信號；- 第9圖描繪根據第四實施例的一感測放大器之一可能拓樸圖；- 第10圖係根據該第三實施例的該感測放大器之一電路圖，其具有配置在整體位元線之間的一等化電晶體；- 第11圖描繪根據本發明之一第三面向之一半導體記憶體。 較佳實施例之詳細說明
    現在描述如第1圖所例釋的一先前技藝的感測放大器之操作過程。當操作該先前技藝的一感測放大器時，所施加至該電路或在該電路內所產生之某些信號係由第2a和2b圖所例釋。所描寫的時序係純粹地例釋說明。
    在讀出一記憶體胞元之前的第一操作係等化和預充電。該感測放大器先藉由將該頭位開關控制信號ΦPSW設定為一高電壓位準與將一腳位開關控制信號ΦNSW設定為一低電壓位準而關閉。該感測放大器的所有內部節點變為浮動。在此操作之前，即在時間t0之前，該感測放大器係操作於一栓鎖狀態，其視先前的操作而定而在該位元線BL和該互補位元線/BL上提供互補的高和低供應電壓。
    等化係藉由施加一高電壓位準至該等化控制信號ΦEQL而導通該等化電晶體T50來執行，藉以使該等位元線BL、/BL短路，以及將它們的電壓位準設定在平均值VBLH/2。同時，該等預充電電晶體T61、T62係透過該預充電控制信號ΦPCH而導通。在此範例中，該等預充電電晶體T61、T62係N-MOS型電晶體，因此該等預充電電晶體T61、T62係藉由施加一高電壓位準至該預充電控制信號ΦPCH而導通。於此，該預充電電壓VPCH為VBLH/2。
    在第2a和2b圖中，對應該等等化和預充電操作之相關時間係給定為t0<t<t1。
    該預充電操作補償可能的漏電或失衡，其可能造成經過等化之該預充電電壓VBLH/2與該等位元線BL、/BL上達到的電壓之間的小誤差。
    在完成等化和預充電之後，該等預充電電晶體T61、T62和該等化電晶體T50係截止，此對應於第2a和2b圖中的時間t1。
    字元線WL的電壓係切換到一高位準VWLH，以便作動該胞元存取電晶體Mc。該記憶體胞元C和該位元線BL共享它們的電荷。該電壓的變化會皆出現於該胞元電容器和該位元線BL，其導致該等位元線BL、/BL的電壓之間的一電壓差。與該互補位元線/BL上的基準電壓相比較之此變化的值係藉由下述方程式給定：△V=VBL-V/BL=(CCELL/ΣC)＊(VCELL-VBLH/2)
    在此方程式中，VCELL係儲存於該記憶體電容器之電壓，以及ΣC=CCELL+CBL+Cin,SA對應該胞元C的電容值、該位元線BL的電容值和該感測放大器Cin,SA的輸入電容值之總和。此電壓變化也是該等位元線BL、/BL之間的一電壓差。
    依據初始儲存於該胞元C內的資料是否為一邏輯「1」或一邏輯「0」，此電壓變化△V分別地為正或為負。相關時間間隔於第2a和2b圖中對應於t2<t<t3。
    若一邏輯「1」被儲存於該胞元C中，意即，初始儲存於該胞元C中的電壓為高供應電壓位準VHsupply，則該位元線BL的電壓係些微地提高，且該電壓變化△V變為正。此情況係由第2a圖所例釋。若一邏輯「0」係儲存於該胞元C中，意即，初始儲存於該胞元C中的電壓為VBLL或GND，則該位元線BL的電壓係些微地降低，且該電壓變化△V變為負。此情況係由第2b圖所例釋。
    在時間t3時，感測操作係藉由將該腳位開關控制信號ΦNSW提升至一高電壓位準以便使該腳位開關電晶體T40導通而開始。該等下拉電晶體之T31、T32該共用節點藉此被下拉至該下拉電壓源之低供應電壓VLsupply。因為該等位元線BL、/BL上之該等電壓被分別設定為VBLH/2+△V和VBLH/2，且因為這些電壓被施加到該等下拉電晶體T31、T32之該等閘極，故這些下拉電晶體T31、T32電晶體從而被導通。
    該等兩個下拉電晶體T31、T32的交叉耦合連接給予一較高閘極電壓至具有較低汲極電壓之該電晶體，且反之亦然。一較高閘極電壓匯集更多電流至相關的電晶體中，並且將已經比另一者低的對應汲極電壓下拉更快。在該等兩條位元線BL、/BL之間的電壓差從而被放大。相關的時間間隔在該第2a和2b圖中對應於t3<t<t4。
    在時間t4時，為了使該已被放大的差動信號飽和成完全的高供應電壓VHsupply，該頭位頭位開關電晶體T10係經由該頭位開關控制信號ΦPSW而導通，藉此將該等拉升電晶體T21、T22的共用源極朝該拉升電壓源之該高供應電壓VHsupply拉升。至於該等下拉電晶體T31、T32的相同方式中，該等拉升電晶體T21、T22之該交叉耦合連接給予(以絕對值之)一較高閘極過驅電壓至具有絕對較低的汲極對源極電壓之該電晶體，且反之亦然。此過程可與針對該等下拉電晶體T31、T32所描述者相比擬，但是這裡所獲得之一拉升過程導致該等兩條位元線BL、/BL之間的一更大電壓差。
    有關下拉過程之該等N通道電晶體和有關拉升過程之該等P通道電晶體之兩者的組合，致生該等位元線BL、/BL之間的電壓差之一放大，直至達到完全CMOS電壓位準為止。
    在第2a圖所描繪的情形中，一邏輯「1」係儲存於該胞元C中，肇因於初始正電壓變化△V之該等位元線BL、/BL間的該電壓差係遭施加，直到達到飽和為止，使得BL的電壓等於該高供應電壓VHsupply，而該互補位元線/BL的電壓被下拉至該低供應電壓VLsupply。在第2b圖所描繪的情形中，一邏輯「0」係儲存於該胞元C中，肇因於初始負電壓變化△V之該等位元線BL、/BL間的該電壓差係遭施加，使得該等位元線BL、/BL之電壓最後會以該位元線BL的電壓處於該低供應電壓VLsupply的位準以及該互補位元線/BL的電壓處於該高供應電壓VHsupply而穩定。
    然後，由於該字元線WL仍然作動，故該胞元C的內容會被儲存為其初始值。該等二條位元線BL和/BL係於CMOS電壓位準飽和，避免任何電流通過該感測放大器。藉由讓通閘電晶體T71、T72利用解碼信號YDEC而導通，這些CMOS位準之後能夠經過該等通閘電晶體T71、T72輕易地轉移到該等整體位元線IO、/IO。
    如同可在第2a和2b圖中所見地，相關時間間隔對應為t4<t<t5。
    在時間t5時，為了保持該胞元C中的資料，藉由止動該字元線WL，即，藉由施加一低電壓位準至選擇信號ΦWL，該胞元存取電晶體Mc係截止。
    在時間t6時，該腳位開關電晶體T40藉由將該腳位開關控制信號ΦNSW設定成一低電壓位準而獲截止，藉以隔絕該等下拉電晶體T31、T32之該共用源極節點與該下拉電壓源。
    同時地，該頭位開關電晶體T10藉由將該頭位開關控制信號ΦPSW設定成一高電壓位準而亦獲截止，藉以隔絕該等拉升電晶體T21、T22之該共用源極節點與該拉升電壓源。該等拉升和下拉電晶體T31、T32、T21、T22從而被止動。
    在時間t0’時，一個新的循環以上文描述的預充電和等化操作而開始。
    為了將資料寫入至該胞元C或讀取儲存於胞元C中的資料，一高電壓位準解碼控制信號YDEC係被施加到該等通閘電晶體T71、T72之閘極，以便使其等導通。
    根據本發明的第一面向之一感測放大器的三個實施例及當由根據本發明之第二面向之一方法所控制時之其等相關聯的操作過程係在後文描述。 第一實施例：沒有預充電電晶體
    如第3圖中所例釋地，根據本發明之第一實施例的一感測放大器包括用於反相器之四個電晶體M21、M22、M31、M32，以及兩個額外的通閘電晶體M71、M72，兩個額外的開關電晶體M10、M40，以及一額外的等化電晶體M50。
    就第1圖來說，其繪示一習知的感測放大器，並且為了簡明的目的，在該感測放大器的左邊僅顯示一字元線WL和一記憶體胞元C。該胞元C係藉由該字元線WL定址，該字元線控制一胞元存取電晶體Mc之閘極，該胞元存取電晶體Mc將該胞元C連接到一位元線。根據第一實施例之用以感測儲存於一記憶體胞元陣列的多個記憶體胞元C中之資料的差動感測放大器包含：- 一第一CMOS反相器，其具有連接到一第一位元線BL的一輸出和連接到與該第一位元線BL互補之一第二位元線/BL的一輸入，- 一第二CMOS反相器，其具有連接到該第二位元線/BL的一輸出和連接到該第一位元線BL的一輸入，每個CMOS反相器包含：- 一拉升電晶體M21、M22，其具有一汲極和一源極，以及- 一下拉電晶體M31、M32，其具有一汲極和一源極，每個CMOS反相器的該拉升電晶體M21、M22和該下拉電晶體M31、M32具有一共用汲極。
    在第3圖所描繪的實施例中，該等拉升電晶體M21、M22係P-MOS型電晶體，以及該等下拉電晶體M31、M32係N-MOS型電晶體。
    不同於上文描述的習知感測放大器，該等拉升電晶體M21、M22和該等下拉電晶體M31、M32係多閘電晶體，琪等具有至少一第一控制閘極，以及能為了相對於該第一控制閘極調變電晶體的臨界電壓而受偏壓之一第二控制閘極。舉例來說，該第一控制閘極可為一前控制閘極，以及該第二控制閘極可為一後控制閘極。
    有鑒於習知技藝之感測放大器的電晶體係以大塊矽CMOS技術製造，根據本發明之感測放大器的電晶體較佳地以絕緣體上半導體(Semiconductor-On-Insulator，SeOI)技術製造。
    相較於大塊CMOS所製造的電晶體，SeOI電晶體具有一較低的隨機臨界電壓不匹配。隨機臨界電壓不匹配主要係起因於與該等電晶體之作動區域的平方根成比例之一電壓偏差。因此，SeIO電晶體之使用讓該等電晶體的尺寸變得比大塊式電晶體小且同時具有一可接受的隨機臨界電壓不匹配。所肇致的感測放大器比其傳統大塊式對應者消耗較少的區域。此外，互連的尺寸能幸虧由於較小的電晶體而獲縮小。
    在一較佳實施例中，該差動感測放大器係在例如一絕緣體上矽基體的一絕緣體上半導體基體製作，其包含以一絕緣層而與一基底基體分開之一半導體材料薄層。該等第一控制閘極為前控制閘極，且該等第二控制閘極為形成於該絕緣層下方的基底基體中之後控制閘極。該等電晶體可為全空乏(FD)矽晶絕緣體(SOI)電晶體。
    替代地，該感測放大器的該等電晶體係具有獨立雙閘極的FinFET型電晶體。一FinFET型電晶體係由形成作動通道之一薄鰭以及形成該電晶體的閘極之周圍控制電極所構成。
    如同接下來敘述中的一非限制性釋例，其將會有關各具有一前控制閘極和一後控制閘極之拉升和下拉電晶體。於是，各個拉升和下拉電晶體的第一控制閘極係一前控制閘極，以及各個拉升和下拉電晶體之第二控制閘極係一後控制閘極。緣此，該拉升第二控制信號係一拉升後閘極控制信號，且下拉第二控制信號係一下拉後閘極控制信號。
    回到第3圖，該等拉升電晶體M21、M22的該等後控制閘極係連接到一共用拉升後控制閘極，其中一拉升後閘極控制信號ΦPBG係施加於該共用拉升後控制閘極上。該拉升後閘極控制信號ΦPBG能使電壓值在一低電壓位準VPBGL和一高電壓位準VPBGH之間所包含的一範圍內。
    該等下拉電晶體M31、M32之該等後控制閘極係連接至一共用下拉後控制閘極，其中一下拉後閘極控制信號ΦNBG係施加於該共用下拉後控制閘極。該下拉後閘極控制信號ΦNBG能使電壓值在一低電壓位準VNBGL和一高電壓位準VNBGH之間所包含的一範圍內。
    該等下拉電晶體M31、M32的源極係連接到一腳位開關電晶體M40，其本身連接到處於一低供應電壓VLsupply之一下拉電壓源。該低供應電壓VLsupply之低電壓位準VBLL，例如接地端GND，係被用來作為針對該感測放大器中的其他電壓位準之一基準。該腳位開關電晶體M40係藉由一腳位開關控制信號ΦNSW而受控制。在由該第3圖所例釋的電路中，該腳位開關電晶體M40係一N-MOS電晶體。當該控制信號ΦNSW為高位準時，該腳位開關電晶體M40係導通，且該低供應電壓VLsupply係被傳導至該等下拉電晶體M31、M32的共用源極節點。當該腳位開關控制信號ΦNSW為低位準時，該腳位開關電晶體M40係受阻礙，且該等下拉電晶體M31、M32之該共用源極節點不會被下拉。
    該等拉升電晶體M21、M22之該等源極連接至一頭位開關電晶體M10，其本身連接到處於一高供應電壓VHsupply之一拉升電壓源且受一頭位開關控制信號ΦPSW所控制。在由該第3圖所例釋的電路中，該頭位開關電晶體M10係一P-MOS電晶體。當該頭位開關控制信號ΦPSW為低位準時，該頭位開關電晶體M10係導通，且該高供應電壓VHsupply被傳導至該等拉升電晶體M21、M22的該等源極。當該控制信號ΦPSW為高位準時，該頭位開關電晶體M10受阻礙，且該等拉升電晶體M21、M22之該共用源極節點不會被拉升，意即，該等拉升電晶體M21、M22的該共用源極節點的電壓為浮動。
    當頭位和腳位開關電晶體M10和M40兩者都截止，即，該頭位開關控制信號ΦPSW為高位準且該腳位開關控制信號ΦNSW為低位準時，該感測放大器之所有節點都是浮動的。
    如同目前最先進的情況中，等化動作能夠透過等化電晶體M50發生。為了補償可能肇因於該所欲預充電電壓與在經由等化動作之該等位元線BL、/BL所達到的電壓之間的小偏差之可能洩漏或失衡，被配置成各別耦接到該等第一和第二位元線BL、/BL之一對預充電電晶體被提供來將該等位元線BL、/BL預充電至一預充電電壓。
    該等預充電電晶體係由拉升電晶體M21、M22或由下拉電晶體M31、M32所構成。如第1圖所示的專用預充電電晶體T61、T62和對應的預充電控制信號ΦPCH從而被省略。
    第3圖的感測放大器進一步包含兩個通閘電晶體M71、M72，它們的閘極係由一解碼控制信號YDEC所控制，該等通閘電晶體M71、M72使該等第一和第二位元線BL、BL/分別連接到個別第一和第二整體位元線IO、/IO。該等通閘電晶體M71、M72被用來分別在該等第一和第二位元線BL、/BL和該等第一和第二位元線IO、/IO之間傳送資料。
    該等第一和第二整體位元線IO、/IO係連接到用以處理該資料之一進一步的信號處理電路(未繪示)，通常被表示為一次級感測放大器(secondary sense amplifier，SSA)。
    第3圖中的該等化電晶體M50和該等通閘電晶體M71、M72沒有不會明確顯示為具有後控制閘極的SOI裝置。身為一SOI積體電路的部分時，它們亦較佳地以SOI電晶體實現。它們能夠是具有至少一個第一控制閘極和第二控制閘極之多閘電晶體，該第二控制閘極能夠為了相對於它們的第一控制閘極調變該電晶體的臨界值而受偏壓。
    該等化電晶體M50和該等通閘電晶體M71、M72能夠製於一絕緣體上半導體基體上，該絕緣體上半導體基體包含藉由一絕緣層而與一基礎基體分開之一半導體材料薄層，其中該等第二控制閘極係形成於該絕緣層下方之該基礎基體中的後控制閘極。
    它們的個別後控制電壓然後會在允許可實施他們的操作之值遭選擇。另選地，它們個別的後控制閘極和他們個別的前控制閘極也可連接在一起，以達成增強的互導，而導致針對於該感測放大器之較快速等化和解碼。 沒有專用預充電電晶體之一感測放大器的操作過程
    現在描述如第3圖中所繪示的一感測放大器之操作過程。被施加到該感測放大器或在該感測放大器中所產生之信號係於第4a和4b圖中繪示。所描繪的時序係純粹例示。
    該感測放大器的較佳操作過程係於第4a和4b圖中顯示。因為是藉由互補的N-MOS和PMOS電晶體來建立功能，該感測放大器的所有子功能能夠從該N-MOS交換到P-MOS側，且反之亦然。舉例來說，可能會以P通道裝置或以N通道裝置來使該等位元線BL、/BL預充電或平衡。感測也能藉由該等拉升電晶體M21、M22或藉由該等下拉電晶體M31、M32來執行。在此例釋的過程中，感測會透過該等連接到提供一低供應電壓VLsupply的下拉源電壓之下拉電晶體M31、M32發生。
    在讀出一記憶體胞元之前的第一操作係等化和預充電。在此操作之前，意即，在時間t0之前，該感測放大器係被操作於一栓鎖狀態，其依據先前的操作提供互補的高供應電壓VHsupply和低供應電壓VLsupply給該等第一和第二位元線。
    在時間t0時，該腳位開關電晶體M40藉由將該腳位開關控制信號ΦNSW設定為一低電壓位準而被截止，藉此在該低供應電壓VLsupply將該等下拉電晶體M31、M32的共用源極節點隔離於該下拉電壓源。
    同時，該頭位開關電晶體M10也藉由將該頭位開關控制信號ΦPSW設定為一高位準而被截止，藉此在該低供應電壓VLsupply將該等拉升電晶體M21、M22的共用源極節點隔離於該拉升電壓源。
    而且，在時間t0時，該拉升後閘極控制信號ΦPBG被提升至一高電壓位準，以增加該等拉升電晶體M21、M22相對於它們的控制閘極在絕對值中之臨界電壓，使得該等拉升電晶體M21、M22遭截止。同時，該下拉後閘極控制信號下降至一位準VNBGL，其使該等下拉電晶體M31、M32的臨界電壓相對於它們的控制閘極提升，且亦使它們截止。
    應注意的是，透過拉升和下拉電晶體的個別後控制閘極來使拉升和下拉電晶體截止並非絕對必要，蓋因該等頭位和腳位開關電晶體M10、M40分別使它們隔離於該拉升和該下拉電壓源。
    在時間t1時，等化係藉由將該等化控制信號ΦEQL切換至一高電壓位準而執行，以便導通該等化電晶體M50，藉此使該等位元線BL、/BL短路，並將它們的電壓位準設定在平均值VBLH/2。該頭位開關控制信號ΦPSW被降低至一低為準，以便導通該頭位開關電晶體M10，藉此將該等拉升電晶體M21、M22的該共用源極節點連接至該拉升電壓源。
    而且在時間t1時，由該拉升電壓源VHsupply提供之該高供應電壓被降低至一選定預充電電壓，通常為其先前值和高位準值VBLH的一半，以及拉升電晶體M21、M22都會藉由將該拉升後閘極控制信號ΦPBG設定為一低電壓位準VPBGL而轉入空乏模式。該等拉升電晶體M21、M22會藉此處於導通狀態，其允許電荷從該拉升電壓源轉移至該等位元線BL、/BL。此操作將該等位元線BL、/BL設定於該預充電電壓VBLH/2。
    對應該等等化和預充電操作之相關時間區間，於第4a和4b圖中為t1<t<t2。
    該預充電操作補償可能的洩漏或失衡，其可能導致所欲電壓以及該等位元線BL、/BL經由等化的所達到的電壓之間的小偏差。
    在時間t2時，在等化和預充電操作都完成了之後，該頭位開關控制信號ΦPSW被提升至一高位準電壓，以便使該頭位開關電晶體M10截止。該拉升後閘極控制信號ΦPBG被提升至一高電壓位準VPBGH，以便使該等拉升電晶體M21、M22截止。該拉升電壓源的高供應電壓VHsupply被設定回其高位準值VBLH。
    在時間t3時，施加到該字元線WL的選擇信號ΦWL被設定在一高位準VWLH，以便作動該胞元存取電晶體Mc。該記憶體胞元C和該第一位元線BL共享它們的電荷。一電壓變化△V在該第一位元線BL上顯現，致生該第一位元線BL和該第二位元線/BL之間的一電壓差。此電壓變化△V的值係依據以先前針對習知電路所描述之相同方式而初始儲存於該胞元C中之資料而定。
    依據初始儲存於該胞元C的資料為一邏輯「1」或是一邏輯「0」，則此電壓變化△V分別為正或負。相關時間區間，對應於第4a和4b圖中的t3<t<t4。
    若一邏輯「1」曾儲存於該胞元C中，意即，初始儲存於該胞元C內的該電壓為高供應電壓VHsupply，則該第一位元線BL的電壓會些微地增加。此情況係由第4a圖所繪示。若一邏輯「0」曾儲存於該胞元C中，意即，初始儲存於該胞元C內的該電壓為低供應電壓VLsupply，則該第一位元線BL的電壓會些微地降低。此情況係由第4b圖所繪示。
    在時間t4時，該感測操作係藉由以提升該腳位開關控制信號ΦNSW的方式將該腳位開關電晶體M40導通而開始，藉以把該等下拉電晶體M31、M32的共同源極下拉至低供應電壓VLsupply。該等下拉電晶體M31、M32藉由將該下拉後閘極控制信號ΦNBG設定在一高電壓位準VNBGH而導通。該等兩條位元線BL、/BL之間的電壓差然後會以與習知感測放大器中相同的方式放大。相關的時間間隔對應於第4a和4b圖中的t4<t<t5。
    在時間t5時，為了使已經被放大的差信號飽和至由該拉升電壓源所提供的該高供應電壓VHsupply之完全高電壓位準VBLH，該頭位電晶體M10係經由該頭位開關控制信號ΦPSW而導通，藉以將該等拉升電晶體M21、M22之共用源極節點朝該高供應電壓VHsupply拉升。該等拉升電晶體M21、M22係藉由將該拉升後閘極控制信號ΦPBG設定在一低電壓位準VPBGL而導通。
    該等下拉電晶體M31、M32和該等拉升電晶體M21、M22的個別動作之組合使該感測放大器飽和，以及根據該電壓變化△V(正或負)的初始值將該等位元線BL、/BL設定至該拉升電壓源和該下拉電壓源的個別電壓。
    在第4a圖中所描繪的情形中，其中一邏輯「1」係儲存於該胞元C中，在該第一位元線BL的一正初始電壓變化△V被放大達飽和於由拉升電壓源所供應的高供應電壓VHsupply，而該第二位元線/BL係被下拉至由該下拉電壓源所供應的低供應電壓VLsupply。在第4b圖中所描繪的情形中，其中一邏輯「0」係儲存於該胞元C中，在該第一位元線BL的一負初始電壓變化△V係被下拉至由該下拉電壓源所供應的低供應電壓VLsupply，而該第二位元線/BL被飽和至由拉升電壓源所供應的高供應電壓VHsupply。
    當該字元線仍作動時，該胞元C中的內容然後會被重新儲存至其初始值。該等兩條位元線BL和/BL係飽和於CMOS電壓位準，避免任何電流通過該感測放大器。藉由讓該等通閘電晶體M71、M72藉著該解碼信號YDEC導通，這些CMOS位準稍晚能透過該等通閘電晶體M71、M72輕易地轉移至該等整體位元線IO、/IO。
    如同能夠在第4a和4b圖中見到地，相關的時間間隔對應於t5<t<t6。
    在時間t6時，為了保持該記憶體胞元C內的資料，該胞元存取電晶體Mc藉由不作動該字元線WL，即藉由將該選擇信號ΦWL設定於一低電壓位準VWLL，而截止。
    在時間t0’時，一個新的循環係以上文所述之預充電和等化操作開始。
    為了將資料寫入至該胞元C或為了讀取儲存於胞元C中的資料，一高電壓位準解碼控制信號YDEC係在時間t5和時間t6之間施加到該等通閘電晶體M71、M72的閘極，以便使其等導通。
    如同已經提及者，該感測操作能藉由該等拉升電晶體M21、M22來執行，而不是該等下拉電晶體M31、M32。在該情況中，接下來的後閘極控制信號型樣會被施加到該等下拉電晶體M31、M32以及到該等拉升電晶體M21、M22。在該感測操作期間，即t4和t5之間，該拉升後閘極控制信號ΦPBG係設定於一低電壓位準VPBGL，以便將該等拉升電晶體M21、M22導通，而該下拉後閘極控制信號ΦNBG維持在一低電壓位準VNBGL，以便維持該等下拉電晶體M31、M32處於截止狀態。
    同時地，該頭位開關控制信號ΦPSW被提升於一高電壓位準，以便導通該頭位開關電晶體M10，藉此拉升該等拉升電晶體M21、M22之該共用源極節點至由該拉升電壓源所提供之該高供應電壓VHsupply，而該腳位開關電晶體M40藉由維持該腳位開關控制信號ΦNSW於一低電壓位準而維持在截止狀態。
    其他操作係藉由以經描述過的該等控制信號來執行。第二實施例：沒有開關電晶體且沒有專用預充電電晶體
    如第5圖中所繪示者，根據本發明的一第二實施例之一感測放大器包括用於反相器之四個電晶體M21、M22、M31、M32，具有兩個另外的專用通閘電晶體M71、M72和一個另外的等化電晶體M50。除了進一步欠缺開關電晶體M10、M40之外，該第二實施例係與該第一實施例類似。因此，只描述該等兩個實施例之間的差異。
    應該注意到的是，雖然較佳地省略兩個開關電晶體，但有可能只抑制該等開關電晶體M10、M40中的一個。從而，描述本發明。
    該等拉升電晶體M21、M22的該等源極係直接地連接到提供一高供應電壓VHsupply之一拉升電壓源，而無在該等拉升電晶體M21、M22和該拉升電壓源之間的一中間電晶體。與前述習知技藝的感測放大器相比較，該頭位開關電晶體T10係遭省略，藉此產生一更有效區域感測放大器。
    該等下拉電晶體M31、M32的該等源極係直接地連接到提供一低供應電壓VLsupply之一下拉電壓源，而無在該等下拉電晶體M31、M32的該等源極和該下拉電壓源之間的一中間電晶體。與前述習知技藝的感測放大器相比較，該腳位開關電晶體T40係遭省略，藉此產生一更有效區域感測放大器。
    更進一步地，代替四個電晶體的兩個電晶體係在該拉升電壓源和該下拉電壓源之間串聯連接，藉此放鬆在電壓關係方面之限制。 根據第二實施例之一感測放大器的操作過程
    現在描述如第5圖所繪示之一感測放大器的操作過程。被施加到該感測放大器或在該感測放大器中所產生之信號係於第6a和6b圖中繪示。所描繪的時序係純粹例示。第6a圖描繪當該胞元C儲存一邏輯「1」時的情況，以及第6b圖描繪當該胞元C儲存一邏輯「0」時的情況。若非省略了頭位和腳位開關控制信號ΦPSW、ΦNSW，則此過程會與第一實施例相同。因此，此過程的描述沒有該等頭位和腳位開關控制信號ΦPSW、ΦNSW，會與第一實施例相同。然而，現在需要使沒有執行預充電操作的反相器之電晶體截止。 第三實施例：沒有開關電晶體、沒有專用預充電電晶體且沒有專用通閘電晶體
    如第7圖中所繪示者，根據本發明的一第三實施例之一感測放大器包括用於反相器之四個電晶體M21、M22、M31、M32和一個另外的等化電晶體M50。
    第7圖之感測放大器包含：- 一第一CMOS反相器，其具有連接到一第一位元線BL的一輸出，以及連接到與該第一位元線BL互補之一第二位元線/BL的一輸入，- 一第二CMOS反相器，其具有連接到該第二位元線/BL的一輸出和連接到該第一位元線BL的一輸入，每個CMOS反相器包含：- 一拉升電晶體M21、M22，其具有一汲極和一源極，以及- 一下拉電晶體M31、M32，其具有一汲極和一源極，每個CMOS反相器的該等拉升電晶體M21、M22和該等下拉電晶體M31、M32具有一共用汲極。
    在該第7圖的所描繪實施例中，該等拉升電晶體M21、M22係P-MOS型電晶體，以及該等下拉電晶體M31、M32係N-MOS型電晶體。
    與第1圖的感測放大器不同地，該等拉升電晶體M21、M22和該等下拉電晶體M31、M32係多閘電晶體，具有至少一第一控制閘極，和能為了相對於該第一控制閘極調變電晶體的臨界電壓而受偏壓之一第二控制閘極。舉例來說，該第一控制閘極可為一前控制閘極，以及該第二控制閘極可為一後控制閘極。
    有鑒於習知技藝之感測放大器的電晶體係以大塊矽CMOS技術製造，根據本發明之感測放大器的電晶體較佳地以絕緣體上半導體(Semiconductor-On-Insulator，SeOI)技術製造。
    相較於大塊CMOS所製造的電晶體，SeOI電晶體具有一較低的隨機臨界電壓不匹配。隨機臨界電壓不匹配主要係起因於與該等電晶體之作動區域的平方根成比例之一電壓偏差。因此，SeIO電晶體之使用讓該等電晶體的尺寸變得比大塊式電晶體小且同時具有一可接受的隨機臨界電壓不匹配。所肇致的感測放大器比其傳統大塊式對應者消耗較少的區域。此外，互連的尺寸能幸虧由於較小的電晶體而獲縮小。
    在一較佳實施例中，該差動感測放大器係在例如一絕緣體上矽基體的一絕緣體上半導體基體製作，其包含以一絕緣層而與一基底基體分開之一半導體材料薄層。該等第一控制閘極為前控制閘極，且該等第二控制閘極為形成於該絕緣層下方的基底基體中之後控制閘極。該等電晶體可為全空乏(FD)矽晶絕緣體(SOI)電晶體。
    替代地，該感測放大器的該等電晶體係具有獨立雙閘極的FinFET型電晶體。一FinFET型電晶體係由形成作動通道之一薄鰭以及形成該電晶體的閘極之周圍控制電極所構成。
    如同接下來敘述中的一非限制性釋例，其將會有關各具有一前控制閘極和一後控制閘極之拉升和下拉電晶體。於是，各個拉升和下拉電晶體的第一控制閘極係一前控制閘極，以及各個拉升和下拉電晶體之第二控制閘極係一後控制閘極。緣此，該拉升第二控制信號係一拉升後閘極控制信號，且下拉第二控制信號係一下拉後閘極控制信號。
    回到第7圖，該等拉升電晶體M21、M22的該等後控制閘極係連接到一共用拉升後控制閘極，其中一拉升後閘極控制信號ΦPBG係施加於該共用拉升後控制閘極上。該拉升後閘極控制信號ΦPBG能使電壓值在一低電壓位準vPBGL和一高電壓位準VPBGH之間所包含的一範圍內。
    該等下拉電晶體M31、M32之該等後控制閘極係連接至一共用下拉後控制閘極，其中一下拉後閘極控制信號ΦNBG係施加於該共用下拉後控制閘極。該下拉後閘極控制信號ΦNBG能使電壓值在一低電壓位準VNBGL和比一高電壓位準VNBGH更高的一電壓位準之間之間所包含的一範圍內。
    一感測放大器必須被關閉以避免正常感測操作以及等化和預充電操作之間它們本身的任何衝突。這會藉由使該等頭位和腳位開關電晶體T10、T40截止而在先進的感測放大器中執行。
    根據本發明，第1圖之該等開關電晶體T10、T40係被省略，以及該感測放大器截止操作係藉由提升該等拉升和下拉電晶體M21、M22、M31、M32之臨界電壓(對於P通道的絕對值)來執行，使得該等電晶體對於在預充電期間所施加的電壓並非處於一導通狀態。該等拉升和下拉電晶體M21、M22、M31、M32相對於它們的前控制閘極之該等臨界電壓，係藉由它們個別的後控制閘極而受提升。在此種情況下，所有的四個電晶體對於在該等位元線BL、BL/上電壓之所有可能組合都係遭截止，即，受到阻礙。
    應該注意到的是，雖然較佳地省略兩個開關電晶體，但有可能只抑制該等開關電晶體T10、T40中的一個。從而，描述本發明。
    該等拉升電晶體M21、M22的該等源極係直接地連接到提供一第一和一第二整體位元線IO、/IO，而無一中間電晶體。該等整體位元線IO、/IO針對該等拉升電晶體扮演為該拉升電壓源。於是，該等整體線IO、/IO的電壓扮演為該拉升電壓源所提供之該高供應電壓。與前述習知技藝的感測放大器相比較，該頭位開關電晶體T10係遭省略，藉此產生一更有效區域感測放大器。
    該等下拉電晶體M31、M32的該等源極係直接地連接到提供一低供應電壓VLsupply之一下拉電壓源，而無在該等下拉電晶體M31、M32的該等源極和該下拉電壓源之間的一中間電晶體。與前述習知技藝的感測放大器相比較，該腳位開關電晶體T40係遭省略，藉此產生一更有效區域感測放大器。
    更進一步地，代替四個電晶體的兩個電晶體係在該拉升電壓源和該下拉電壓源之間串聯連接，藉此放鬆在電晶體之間的電壓關係方面之限制。
    如同目前最先進的情況中，等化動作能夠透過等化電晶體M50發生。為了補償可能肇因於該所欲預充電電壓與在經由等化動作之該等位元線BL、/BL所達到的電壓之間的小偏差之可能洩漏或失衡，一預充電操作也會藉由該等拉升電晶體M21、M22或該等下拉電晶體M31、M32來執行。
    因此，該等預充電電晶體係由拉升電晶體M21、M22或由下拉電晶體M31、M32所構成。如第1圖所示的專用預充電電晶體T61、T62和對應的預充電控制信號ΦPCH從而被省略。
    與一習知技藝的感測放大器相比較，讀取操作係藉由該等拉升電晶體M21、M22或藉由該等下拉電晶體M31、M32來執行。因此，該等通閘電晶體係由該等拉升電晶體M21、M22或由該等下拉電晶體M31、M32構成。從而在此第三實施例中省略如第1圖中所顯示的專用通閘電晶體T71、T72，且該對應的解碼控制信號YDEC亦如是。由該等拉升電晶體M21、M22或由該等下拉電晶體M31、M32所構成之該等通閘電晶體，被配置成將該等第一和第二位元線BL、/BL連接至該等第一和第二整體位元線IO、/IO，以便各別地在該等第一和第二位元線(BL、/BL)以及該等第一和第二整體位元線IO、/IO之間傳送資料。
    更進一步地，因為該等通閘電晶體較佳地為該等拉升電晶體M21、M22，故該第三實施例係以當作通閘電晶體之該等拉升電晶體M21、M22來描述，以及從而連接到該等整體位元線IO、/IO。
    應注意的是，假若該等通閘電晶體應係由該等下拉電晶體M31、M32構成，則該等下拉電晶體M31、M32反而會被連接到該等整體位元線IO、/IO。
    該等位元線IO、/IO係被連接到一進一步信號處理電路(未顯示)，通常表示為一次級感測放大器(SSA)，用以處理該資料。該次級感測放大器係特別用於檢測和利用在讀取操作期間於該等整體位元線IO、/IO上所產生的一差動信號。
    第7圖中的該等化電晶體M50不會明確顯示為具有後控制閘極的SOI裝置。身為一SOI積體電路的部分時，該等化電晶體M50亦較佳地為一SOI電晶體。
    該等化電晶體M50能夠製於一絕緣體上半導體基體上，該絕緣體上半導體基體包含藉由一絕緣層而與一基礎基體分開之一半導體材料薄層，其中該等第二控制閘極係形成於該絕緣層下方之該基礎基體中的後控制閘極。它的後控制電壓然後被選定為允許將執行其操作之一值。可選地，它的後控制閘極和它的前控制閘極也能被連接在一起，以達成一增加的互導，致生針對該感測放大器之一較快速等化。 沒有開關電晶體、沒有專用預充電電晶體、也沒有專用通閘電晶體之一感測放大器的操作過程
    現在描述如第7圖中所繪示的一感測放大器之操作過程。被施加到該感測放大器或在該感測放大器中所產生之信號係於第8a和8b圖中繪示。所描繪的時序係純粹例示。
    該感測放大器的較佳操作過程係於第8a和8b圖中顯示。因為是藉由互補的N-MOS和PMOS電晶體來建立功能，該感測放大器的所有子功能能夠從該N-MOS交換到P-MOS側，且反之亦然。舉例來說，可能會以P通道裝置或以N通道裝置來使該等位元線BL、/BL預充電或平衡。感測也能藉由該等拉升電晶體M21、M22或藉由該等下拉電晶體M31、M32來執行。在此例釋的過程中，感測會透過該等連接到提供一低供應電壓VLsupply的下拉源電壓之下拉電晶體M31、M32發生。
    在時間t1時，該下拉後閘極控制信號ΦNBG係被降低至一低電壓位準VNBGL，以便截止該等下拉電晶體M31、M32，以及該拉升後閘極控制信號ΦPBG係被設定至一低電壓位準VPBGL，使得該等拉升電晶體M21、M22導至空乏模式。該等拉升電晶體M21、M22從而被導通。
    可選擇地，為了確保該等拉升電晶體M21、M22和該等下拉電晶體M31、M32在等化和預充電操作開始之前截止，該等拉升電晶體M21、M22和該等下拉電晶體M31、M32能在t1前截止，例如在t0時。
    而且在時間t1時，為了使如同先前敘述的等化初始化，該等化控制信號ΦEQL係被提升至一高位準來導通該等化電晶體M50。
    同時地，該等整體位元線信號ΦIO、Φ/IO被設定至一所欲預充電電壓，典型上為VBLH/2。該等位元線BL、/BL因而藉此被設定至該預充電電壓，這裡為VBLH/2。相關的時間間隔對應於第8a和8b圖中的t1<t<t2。
    在時間t2時，在等化和預充電操作都完成了之後，該等化電晶體M50藉由將該等化控制信號ΦEQL設定在一低位準而截止，以及該等拉升電晶體M21、M22藉由將該拉升後閘極控制信號ΦPBG設定在一高位準VPBGH而截止。
    該等整體位元線IO、/IO係被設定回一高電壓位準，典型上為VBLH。
    在時間t3時，施加到該字元線WL的選擇信號ΦWL被設定在一高位準VWLH，以便作動該胞元存取電晶體Mc。該記憶體胞元C和該第一位元線BL共享它們的電荷。一電壓變化△V在該第一位元線BL上顯現，致生該第一位元線BL和該第二位元線/BL之間的一電壓差。此電壓變化△V的值係依據以先前針對習知電路所描述之相同方式而初始儲存於該胞元C中之資料而定。
    依據初始儲存於該胞元C的資料為一邏輯「1」或是一邏輯「0」，則此電壓變化△V分別為正或負。相關時間區間，對應於第8a和8b圖中的t3<t<t4。
    若一邏輯「1」曾儲存於該胞元C中，意即，初始儲存於該胞元C內的該電壓係處於由該等整體位元線IO、/IO所構成之該拉升電壓源的電壓之高電壓位準VBLH，則該第一位元線BL的電壓會些微地增加。此情況係由第8a圖所繪示。若一邏輯「0」曾儲存於該胞元C中，意即，初始儲存於該胞元C內的該電壓係處於由該下拉電壓源所提供之該供應電壓VLsupply之低電壓位準VBLL，則該第一位元線BL的電壓會些微地降低。此情況係由第8b圖所繪示。
    在時間t4時，該下拉後閘極控信號ΦNBG被提升至一高電壓位準VNBGH，其使得該等兩個下拉電晶體M31、M32導通。然後該等位元線BL、/BL之間的電壓差係藉由這兩個下拉電晶體M31、M32以如同目前最先進的情況之方式而放大。
    在時間t5時，該拉升後閘極控制信號ΦPBG被降低至一中間電壓位準VPBGI，其導通該等拉升電晶體M21、M22但將它們維持於增強模式。
    該等下拉電晶體M31、M32和該等拉升電晶體M21、M22之個別動作的組合使該感測放大器飽和，並根據該電壓變化△V(正或負)的初始值來將該等位元線BL、BL/之個別的電壓設定至該拉升電壓源之該高電壓位準VBLH和該下拉電壓源之該低電壓位準VBLL。此操作係類似於習知技藝的情況。
    若一邏輯「1」曾儲存於該胞元C中，意即，初始儲存於該胞元內的該電壓VCELL處於高電壓位準VBLH，則該第一位元線BL的電壓會被拉升至該等整體位元線IO、/IO的該高電壓位準VBLH，而該第二位元線/BL之電壓會被降低至該低供應電壓VLsupply之低電壓位準VBLL。此情況係由第8a圖所繪示。
    若一邏輯「0」曾儲存於該胞元C中，意即，初始儲存於該胞元內的該電壓VCELL對應於該低供應電壓VLsupply，則該第一位元線BL的電壓會被下拉至該低供應電壓VLsupply，而該第二位元線/BL之電壓會被拉升至該等整體位元線IO、/IO之高電壓位準VBLH。此情況係由第8b圖所繪示。
    對應的時間間隔在第8a和8b圖中為於t5<t<t6。
    當該字元線WL仍作動時，該胞元C的內容然後會被重新儲存至其初始值，且因此該胞元存取電晶體Mc仍然導通，藉此將該記憶體胞元C經由該第一位元線BL連接至該感測放大器。該等兩條位元線BL和/BL係飽和於CMOS電壓位準，避免任何電流通過該感測放大器。該資料從而被寫回至該記憶體胞元C。
    在時間t6時，該字元線WL係不作動，意即，該選擇信號ΦWL係設定於低位準VWLL，以及該胞元存取電晶體Mc然後被截止。該胞元內容係受保護且該感測放大器能夠被定址。
    讀取操作係藉由在該等整體位元線IO、/IO上產生差動信號來執行，為了讀取資料，該等信號係根據該次級感測放大器之特性由該次級感測放大器利用。舉例來說，若該次級感測放大器設定該等整體位元線IO、/IO於相對高阻抗，則差動信號係一與該等整體位元線中的一者相關連之電壓降。這是在後文中描述的實例，並且由第8a和8b圖所描繪。
    替代地，若該次級感測放大器設定該等整體位元線IO、/IO於低阻抗，則差動信號係流經過該等整體位元線中的一者之一電流。
    因此，在所描寫的實例中，在時間t6時，該等兩條整體位元線IO、/IO係維持在一高電壓位準，典型為VBLH或某程度低於VBLH，但該等兩條整體位元線IO、/IO被調至比它們先前阻抗較高之一較高阻抗，例如藉由所謂的次級感測放大器(未顯示)。
    由該感測放大器所執行的二種讀取操作係由第8a和8b圖所描繪。第一讀取操作係於tA和tB之間發生，第二讀取操作係於tA’和tB’之間發生。然而，該感測放大器能如需要的多次地執行讀取操作。
    在時間tA時，在t6之後，該下拉後閘極控制信號ΦNBG被設定至比其先前的高值VBLH更高之一值。該較高電壓位準係能夠將兩個下拉電晶體M31、M32都轉變至空乏模式。
    因為該等位元線BL、/BL中的一者係處於由該等整體位元線IO、/IO所構成之該拉升電壓源之該高電壓VBLH，而另一條位元線BL、/BL係處於該低供應電壓VLsupply之該低電壓VBLL，故該等拉升電晶體M21、M22中的一者具有被施加到其前閘極之一低電壓位準，而另一者具有被施加到其前閘極之一高電壓位準。
    因為該等拉升電晶體M21、M22係處於增強模式，故在其前閘極上具有一低電壓位準之該拉升電晶體係於導通狀態，該另一個拉升電晶體係於截止狀態。
    若該第一位元線BL的電壓係處該高電壓位準VBLH，且該第二位元線/BL的電壓係處該低電壓位準VBLL，意即，若受存取的胞元儲存一邏輯「1」，則具有連接到該第二位元線/BL的其前閘極之該拉升電晶體M21會導通，且另一個拉升電晶體M22會截止。
    若該第一位元線BL的電壓係處該低電壓位準VBLL，且該第二位元線/BL的電壓係處該高電壓位準VBLH，意即，若受存取的胞元儲存一邏輯「0」，則具有連接到該第一位元線BL的其前閘極之該拉升電晶體M22會導通，且另一個拉升電晶體M21會截止。
    在兩個下拉電晶體M31、M32都處於空乏模式且該等拉升電晶體M21、M22之一者處於導通狀態時，依該等拉升電晶體M21、M22中的哪一者為導通而定，一電流會流經該第一整體位元線IO，抑或是該第二位元線/IO。
    如同由第8a和8b圖所繪示，在tA和tB之間和在tA’和B’之間，此電流產生與電流流動的那條整體位元線相關聯之一電壓降。該電壓降係由該次級感測放大器(未顯示)所檢測，並指出儲存於該記憶體胞元C中的資料。若一邏輯「1」係儲存於該胞元C，則該電壓降係與該第一整體位元線IO相關聯。若一邏輯「0」係儲存於該胞元C，則該電壓降係與該第二整體位元線/IO相關聯。
    一替代解決方法，其中該差動信號係根據電子電流，係在於維持該等第一和第二整體位元線IO、/IO於一低阻抗，且在於檢測流經該等整體位元線之電流。
    在t0’之後，於時間t1’時，藉由切換該下拉後閘極控制信號ΦNBG和該拉升後閘極控制信號ΦPBG以為了關閉該感測放大器，而一個新的循環開始。該等整體位元線IO、/IO係轉變為它們初始的低阻抗。新的等化和預充電操作獲開始。
    當該等拉升電晶體M21、M22為導通，例如在t5和t6之間，將資料寫入該胞元C係藉由施加所欲信號給該等整體位元線IO、/IO而完成。這能在一專用循環期間或在先前描述的循環內為之。
    如同已提及者，該預充電操作能夠由該等下拉電晶體M31、M32取代該等拉升電晶體M21、M22來執行。在此情況中，接下來的後閘極控制信號圖案會被施加至該等下拉電晶體M31、M32和該等拉升電晶體M21、M22。在該預充電操作期間，即在t1和t2之間，該下拉後閘極控制信號ΦNBG係被設定在一高電壓位準VNBGH，以便導通該等下拉電晶體M31、M32，而該拉升後閘極控制信號ΦPBG係被設定在一高電壓位準VPBGH，以便導通該等拉升電晶體M21、M22。
    所欲的預充電電壓已經被施加到該等下拉電晶體M31、M32之該等源極，以便將該等位元線BL、/BL預充電於該預充電位準，典型上為VBLH/2。被連接至該等下拉電晶體M31、M32之源極節點之該下拉電壓源之該電壓，在t1和t2之間係被設定於該預充電位準，例如VBLH/2，或是否則維持在該低電壓位準VBLL。
    其他操作係藉由已經描述過的該等控制信號來執行。
    如同已提及者，該感測操作能夠由該等拉升電晶體M21、M22取代該等拉升電晶體M31、M32來執行。在此情況中，接下來的後閘極控制信號圖案會被施加至該等下拉電晶體M31、M32和該等拉升電晶體M21、M22。在該感測操作期間，即在t4和t5之間，該拉升後閘極控制信號ΦPBG係被設定在一低電壓位準VPBGL，以便導通該等拉升電晶體M21、M22，而該下拉後閘極控制信號ΦNBG係被設定在一低電壓位準VNBGL，以便維持該等下拉電晶體M31、M32於截止狀態。其他操作係藉由已經描述過的該等控制信號來執行。
    如同已提及者，該等通閘電晶體能夠是取代該等拉升電晶體M21、M22之該等下拉電晶體M31、M32。在此情況中，接下來的後閘極控制信號圖案會被施加至該等下拉電晶體M31、M32和該等拉升電晶體M21、M22。在該讀取操作期間，即在tA和tB或tA’和tB’之間，該拉升後閘極控制信號ΦPBG係被設定在比其先前的低電壓位準VNBGL更低之一電壓位準。此較低的電壓位準能夠將該等兩個拉升電晶體M21、M22都轉入空乏模式。
    當該等下拉電晶體M31、M32的該等源極被連接到該等整體位元線IO、/IO，該等整體位元線通常處於扮演為該低供應電壓之一低電壓位準VBLL，且與該等整體位元線中的一者相關聯之差動信號係如同先前所描述地受該次級感測放大器檢測與利用。其他操作係藉由已經描述過的該等控制信號來執行。 實體上配置於拉升電晶體之間的等化電晶體
    在本發明的前三個描述的實施例中，等化電晶體M50是一個N-MOS型電晶體，以及等化控制信號ΦEQL從而受控制。
    如同先前已提及者，該功能係藉由互補的N-MOS和P-MOS電晶體而建立。因此，該感測放大器之所有子功能夠對換到相對類型的電晶體。舉例來說，可能以P通道裝置或N通道裝置來平衡該等位元線BL、/BL。
    在一較佳實施例中，該等化電晶體M50係一P-MOS電晶體。
    如第9圖所繪示者，該P-MOS等化電晶體M50然後能夠實體上配置於該等兩個P-MOS型拉升電晶體M21、M22。換言之，該等拉升電晶體M50之通道係配置於該等兩個拉升電晶體M21、M22之該等源極之間。
    就有關於受一感測放大器之該等兩個CMOS反相器所占據之區域，該等化電晶體M50能夠從而無需備有額外區域。
    更進一步地，該等化電晶體M50能夠為具有連接在一起的至少一第一控制閘極和一第二控制閘極之一多閘電晶體，以便達成一較大的互導，致生一較快等化操作。 配置於該等整體位元線IO、/IO之間的等化電晶體
    可能會具有配置於該等整體位元線IO、/IO之間而非該等第一和第二位元線BL、/BL之間的一等化電晶體。在此第三實施例中，這是由第10圖所繪示。從而，該等化電晶體M50在該等整體位元線IO、/IO上執行等化，而不是在該等位元線BL、/BL上執行等化。
    相同的等化電晶體M50可因而針對所有共享相同整體位元線IO、/IO之感測放大器執行等化。此外，該等化電晶體M50不再與一特定感測放大器有關，且可為驅動該等整體位元線IO、/IO之上層階層式電路的部份。於是，其能夠以設計之便利來配置，較佳地在重複性感測放大器排組之外。因為該等化電晶體M50不再配置於該感測放大器電路之內，所以可能為該等化電晶體M50選擇一P-MOS裝置抑或是N-MOS裝置。更進一步地，該感測放大器能較小。
    緣此，該等位元線BL、/BL不會由任何等化電晶體所短路。該等化會在該等整體位元線IO、/IO之間發生，且透過該等通閘電晶體傳播至該等位元線BL、/BL。該等整體位元線IO、/IO在該等等化和預充電操作期間係被設定至所欲的預充電電壓。
    在該等第一和第二實施例中，該等專用通閘電晶體M71、M72係藉由該選擇信號YDEC而致導通。在該等等化和預充電完成後，該等通閘電晶體M71、M72被截止。
    在該第三實施例中，該等通閘電晶體係由該等拉升或下拉電晶體M21、M22、M31、M32所構成。該等通閘電晶體係藉由它們的後控制閘極之個別電壓而轉至空乏模式。在該等等化和預充電完成之後，由該等下拉或拉升電晶體M21、M22、M31、M32所構成之該等通閘電晶體係藉由它們的後控制閘極而回復至增強模式。當在它們的閘極和它們的源極之間沒有信號時，他們會事實上截止。進一步的操作係與該第三實施例中所描述者相同。 包含多個記憶體胞元之一半導體記憶體
    根據本發明之一第三面向，一半導體記憶體120含括一記憶體胞元陣列122和根據本發明的第一面向之至少一感測放大器係繪示於第11圖。
    一記憶體陣列122係遭繪示，在其相對側中的兩者設有根據本發明的第一面向之一感測放大器排組124。該記憶體胞元陣列122之一第三側設有一個列解碼器126。
    較佳地，此半導體記憶體120為一動態隨機存取記憶體(DRAM)，但能夠為任何其他適合類型的記憶體，例如一靜態隨機存取記憶體(SRAM)。
    T10、T21、T22、T31、T32、T40、T50、T61、T62、T72、T71、M10、M21、M22、M31、M32、M40、M50、M71、M72‧‧‧電晶體
    C‧‧‧記憶體胞元
    Mc‧‧‧胞元存取電晶體
    WL‧‧‧字元線
    BL、/BL‧‧‧位元線
    IO、/IO‧‧‧整體位元線
    GND‧‧‧接地端
    VCELL‧‧‧胞元電壓
    VBLL、VPBGL、VNBGL、VWLL‧‧‧低電壓位準
    VBLH、VPBGH、VNBGH、VWLH‧‧‧高電壓位準
    VPBGI‧‧‧中間電壓位準
    VPCH‧‧‧預充電電壓
    VLsupply‧‧‧低供應電壓
    VHsupply‧‧‧高供應電壓
    ΦEQL‧‧‧等化控制信號
    ΦIO、Φ/IO‧‧‧整體位元線信號
    ΦNBG‧‧‧下拉後閘極控制信號
    ΦNSW‧‧‧腳位開關控制信號
    ΦPBG‧‧‧拉升後閘極控制信號
    ΦPCH‧‧‧預充電控制信號
    ΦPSW‧‧‧頭位開關控制信號
    ΦWL‧‧‧選擇信號
    YDEC‧‧‧解碼控制信號
    t0~t6、t0~t1、tA~tB、tA~tB’‧‧‧時間
    120‧‧‧半導體記憶體
    122‧‧‧記憶體胞元陣列
    124‧‧‧感測放大器排組
    126‧‧‧解碼器
    第1圖係習知技術的一感測放大器之一電路圖；第2a和2b圖描繪施加至該習知技術的一感測放大器或是在該習知技術的該感測放大器內產生之信號；第3圖係根據本發明的該第一面向之一第一實施例的一感測放大器之一電路圖；第4a和4b圖描繪施加至根據該第一實施例的一感測放大器或是在根據該第一實施例的該感測放大器內產生之信號；第5圖係根據本發明的該第一面向之一第二實施例的一感測放大器之一電路圖；第6a和6b圖描繪施加至根據該第二實施例的一感測放大器或是在根據該第二實施例的該感測放大器內產生之信號；第7圖係根據本發明的該第一面向之一第三實施例的一感測放大器之一電路圖；第8a和8b圖描繪施加至根據該第三實施例的一感測放大器或是在根據該第三實施例的該感測放大器內產生之信號；第9圖描繪根據第四實施例的一感測放大器之一可能拓樸圖；第10圖係根據該第三實施例的該感測放大器之一電路圖，其具有配置在整體位元線之間的一等化電晶體；第11圖描繪根據本發明之一第三面向之一半導體記憶體。
    M10、M21、M22、M31、M32、M40、M50、M71、M72‧‧‧電晶體
    C‧‧‧記憶體胞元
    Mc‧‧‧胞元存取電晶體
    WL‧‧‧字元線
    BL、/BL‧‧‧位元線
    IO、/IO‧‧‧整體位元線
    VLsupply‧‧‧低供應電壓
    VHsupply‧‧‧高供應電壓
    ΦEQL‧‧‧等化控制信號
    ΦNBG‧‧‧下拉後閘極控制信號
    ΦNSW‧‧‧腳位開關控制信號
    ΦPBG‧‧‧拉升後閘極控制信號
    ΦPSW‧‧‧頭位開關控制信號
    YDEC‧‧‧解碼控制信號
    权利要求:
    Claims (20)
    [1] 一種差動感測放大器，其用以感測儲存於一記憶體胞元陣列的多個記憶體胞元中的資料，該差動感測放大器包括：一第一CMOS反相器，其具有連接到一第一位元線之一輸出與連接到與該第一位元線互補的一第二位元線之一輸入；一第二CMOS反相器，其具有連接到該第二位元線的一輸出和連接到該第一位元線的一輸入，每個CMOS反相器包含：一拉升電晶體，其具有一汲極和一源極，及一下拉電晶體，其具有一汲極和一源極，每個CMOS反相器的該拉升電晶體和該下拉電晶體具有一共用汲極，該感測放大器具有配置成分別耦接至該等第一和第二位元線之一對預充電電晶體，以便將該等第一和第二位元線預充電至一預充電電壓；其特徵在於該等預充電電晶體係由該等拉升電晶體或由該等下拉電晶體構成。
    [2] 如申請專利範圍第1項之差動感測放大器，其中該等拉升電晶體和該等下拉電晶體係具有至少一第一控制閘極和一第二控制閘極之多閘電晶體，且其中：該等拉升電晶體之該等第二控制閘極係由一拉升第二控制信號所驅動，該等下拉電晶體之該等第二控制閘極係由一下拉第二控制信號所驅動。
    [3] 如申請專利範圍第2項之差動感測放大器，其中該差動感測放大器係製造於一絕緣體上半導體基體上，該絕緣體上半導體基體包含藉由一絕緣層而與一基礎基體分開之一半導體材料薄層，其中該等第二控制閘極係為形成於該絕緣層下方之該基礎基體中的後控制閘極。
    [4] 如申請專利範圍第2項之差動感測放大器，其中該等電晶體係具有獨立雙閘極之FinFET型裝置。
    [5] 如申請專利範圍第2~4項中任一項之差動感測放大器，進一步包含具有分別耦接到該等第一和第二位元線中的一者之一源極和一汲極之一等化電晶體。
    [6] 如申請專利範圍第5項之差動感測放大器，其中該等化電晶體係具有連接在一起之至少一第一控制閘極和一第二控制閘極之一多閘電晶體。
    [7] 如申請專利範圍第5~6項中任一項之差動感測放大器，其中該等化電晶體係實體上配置於該等拉升電晶體之間的一P-MOS型電晶體。
    [8] 如申請專利範圍第2~7項中任一項之差動感測放大器，其中：該等下拉電晶體之該等源極係電性耦接和連接至一下拉電壓源，而在該等下拉電晶體的該等源極與該下拉電壓源之間沒有一中間電晶體，或該等拉升電晶體之該等源極係電性耦接和連接至一拉升電壓源，而在該等拉升電晶體的該等源極與該拉升電壓源之間沒有一中間電晶體。
    [9] 如申請專利範圍第2~8項中任一項之差動感測放大器，進一步包含配置來將該等第一和第二位元線連接到一第一和第二整體位元線之一對通閘電晶體，以便分別在該等第一和第二位元線與該等第一和第二整體位元線之間傳送資料，其中該等通閘電晶體為具有連接在一起的至少一第一控制閘極和一第二控制閘極之多閘電晶體。
    [10] 如申請專利範圍第2~8項中任一項之差動感測放大器，具有配置來將該等第一和第二位元線連接到一第一和第二整體位元線之一對通閘電晶體，以便分別在該等第一和第二位元線與該等第一和第二整體位元線之間傳送資料，其中：該等通閘電晶體係由該等拉升電晶體構成，以及該等下拉電晶體之該等源極係電性耦接和連接至一下拉電壓源，而在該等下拉電晶體的該等源極與該下拉電壓源之間沒有一中間電晶體。
    [11] 如申請專利範圍第2~8項中任一項之差動感測放大器，具有配置來將該等第一和第二位元線連接到一第一和第二整體位元線之一對通閘電晶體，以便分別在該等第一和第二位元線與該等第一和第二整體位元線之間傳送資料，其中：該等通閘電晶體係由該等下拉電晶體構成，以及該等拉升電晶體之該等源極係電性耦接和連接至一拉升電壓源，而在該等拉升電晶體的該等源極與該拉升電壓源之間沒有一中間電晶體。
    [12] 一種控制差動感測放大器之方法，其用以控制根據申請專利範圍第2~11項中任一項之差動感測放大器，來執行用以預充電該等位元線、感測和寫回儲存於一記憶體胞元陣列之多個記憶體胞元中之資料的操作，其中為了改變由該差動感測放大器所執行之操作，改變該拉升第二控制信號及/或該下拉第二控制信號。
    [13] 如申請專利範圍第12項之方法，其中在一預充電操作期間，一低位準的拉升第二控制信號被施加到該等拉升電晶體之該等第二控制閘極，致使該等拉升電晶體導通，以及一低位準的下拉第二控制信號被施加到該等下拉電晶體之該等第二控制閘極，致使該等下拉電晶體不導通。
    [14] 如申請專利範圍第12項之方法，其中在一預充電操作期間，一高位準的拉升第二控制信號被施加到該等拉升電晶體之該等第二控制閘極，致使該等拉升電晶體不導通，以及一高位準的下拉第二控制信號被施加到該等下拉電晶體之該等第二控制閘極，致使該等下拉電晶體導通。
    [15] 如申請專利範圍第12~14項中任一項之方法，其中在一感測操作期間，一高位準的下拉第二控制信號被施加到該等下拉電晶體之該等第二控制閘極，致使該等下拉電晶體導通，以及一高位準的拉升第二控制信號被施加到該等拉升電晶體之該等第二控制閘極，致使該等拉升電晶體不導通。
    [16] 如申請專利範圍第12~14項中任一項之方法，其中在一感測操作期間，一低位準的下拉第二控制信號被施加到該等下拉電晶體之該等第二控制閘極，致使該等下拉電晶體不導通，以及一低位準的拉升第二控制信號被施加到該等拉升電晶體之該等第二控制閘極，致使該等拉升電晶體導通。
    [17] 如申請專利範圍第12~16項中任一項之方法，其中在一寫回操作期間，一低位準的拉升第二控制信號被施加到該等拉升電晶體之該等第二控制閘極，致使該等拉升電晶體導通，以及一高位準的下拉第二控制信號被施加到該等下拉電晶體之該等第二控制閘極，致使該等下拉電晶體導通。
    [18] 一種控制差動感測放大器之方法，其用以控制根據申請專利範圍第10項之差動感測放大器來執行讀取操作，其中一高位準的下拉第二控制信號被施加到該等下拉電晶體之該等第二控制閘極，以便將該等下拉電晶體轉換至空乏模式。
    [19] 一種控制差動感測放大器之方法，其用以控制根據申請專利範圍第11項之差動感測放大器來執行讀取操作，其中一低位準的拉升第二控制信號被施加到該等拉升電晶體之該等第二控制閘極，以便將該等拉升電晶體轉換至空乏模式。
    [20] 一種半導體記憶體，其含括一記憶體胞元陣列，其特徵在於包含至少一根據申請專利範圍第1~11項中任一項之差動感測放大器。
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